维基百科:优良条目/Verilog

module mux (out, select, in0, in1, in2, in3);
output out;
input [1:0] select;
input in0, in1, in2, in3;
//具体的寄存器传输级代码
endmodule

Verilog是一种用于描述、设计电子系统（特别是数字电路）的硬件描述语言，主要用於在集成电路设计，特别是超大规模集成电路的计算机辅助设计。Verilog是电气电子工程师学会（IEEE）的1364号标准。Verilog能够在多种抽象级别對数字逻辑系统进行描述：既可以在晶体管级、邏輯閘级进行描述，也可以在寄存器傳輸級对电路信号在寄存器之间的传输情况进行描述。除了对电路的逻辑功能进行描述，Verilog代码还能够被用于逻辑仿真、逻辑综合，其中后者可以把寄存器传输级的Verilog代码转换为逻辑门级的网表，从而方便在現場可编程邏輯門陣列上实现硬件电路，或者让硬件厂商制造具体的特殊應用積體電路。设计人员还可以利用Verilog的扩展部分Verilog-AMS进行模拟电路和混合訊號積體電路的设计。